devolvido HP EliteBook 2540P / LA-5251P / Não liga

[Alberto Rosa]

  

 

 

 

Pra saturar o PQ101 o gate tem que ser menor que o source e para isso o sinal ADP_EN# teria que ir a zero e formar divisor resistivo entre PR111 e PR101, valor aproximado de 8.143v

Isto não ocorre.

 

 

Pra que tenhamos o sinal ADP_EN# = 0 (nº 2 na imagem), temos que ter um sinal vindo do SIO (ADP_EN) pag 30 no valor de 3,3v pra que PQ107A sature levando a linha ao terra, consequentemente formando divisor resistivo e fazendo saturar o PQ101. O que não ocorre.

 

A dúvida é, no esquema o sinal ADP_EN está entrando no SIO e não SAINDO como deveria, acredito que seja um erro de diagramação. 

 

 

Pergunta estou com um problema no SIO correto ? ADP_EN = 0

 

Esqueci de alguma análise ?

 

Link do esquema: 

 

 

 

 

Editado: 27 de Março de 2018 por Alberto Rosa

[INFOART]

@Alberto Rosa veja se essa trilha está realmente interligado com pin75 i/o, muito estranho a parte interna ter essa descrição 32KHZ_OUT/GPIO22, para ser um sinal de adaptador enable, acredito ter erro nesse esquema, um bom teste seria injetar 3v (isolando o pino da placa) para ver o que muda, sucesso.

[Alberto Rosa]

2 horas atrás, INFOART disse:

@Alberto Rosa veja se essa trilha está realmente interligado com pin75 i/o, muito estranho a parte interna ter essa descrição 32KHZ_OUT/GPIO22, para ser um sinal de adaptador enable, acredito ter erro nesse esquema, um bom teste seria injetar 3v (isolando o pino da placa) para ver o que muda, sucesso.

Estranho né ?

vc fala injetar os 3v e levantar o pino do Sio né ? 

 

 

[Gilson Macedo]

Erro de diagramação é o mais razoável a se dizer, pois de fato o sinal sai do sio.

[tecgess]

Olá ... já verificou se PC101  ou Source e Drain do PQ101 se eles estão em curto ? O Curto não estou me referindo para GND. porque eles não participa da linha de GND.

[Alberto Rosa]

Atualizando o tópico:

Não existe curto/fuga no fet PQ101 entre source, dreno e gate(está perfeito)

Verifiquei alguns sinais no SIO e segue:

Alimentação:

Pino 39 +3VL presentes

Pino 79 ON/OFFBTN_KBC ok, quando pressionado botão vai a zero.

Pino 85 PM_RSMRST# está zerado, ou seja, o SIO está em modo reset.

 

Na bios, constatei tensão chegando normalmente e no pino 2 não existe nenhuma troca de protocolo com o SIO, quando conecta o carregador, um pulso é disparado mas para.

Na minha opinião SIO com problema, alguém se habilita ?

 

Um teste que fiz foi, ligar o flet dos leds e observei que, ao pressionar o botão o led que indicaria ligado, pisca 7 vezes laranja.

Quando conectada a bateria, nada ocorre ao pressionar o botão, apenas o led de carga permanece ligado.

 

[Gilson Macedo]

Normalmente verifico os pinos 1,2,5 e 6 da bios com osciloscópio. O pino 85 deveria ter 3v, mas apenas quando a placa ligar.

[Jakers Binder]

Analisando basicamente o esquema... vejo que o "ADP_EN" tem que está em nível lógico alto.... se não for assim não haverá saturação no PQ101.

Em relação ao sentido da seta, com certeza a erro no desenho (isso acontece em vários esquemas), pois se tem ligação com gate de um transistor, então o sinal sai do SIO.

Pq não faz um jumper no PQ107A como teste ?

[Alberto Rosa]

6 minutos atrás, Jakers Binder disse:

Analisando basicamente o esquema... vejo que o "ADP_EN" tem que está em nível lógico alto.... se não for assim não haverá saturação no PQ101.

Em relação ao sentido da seta, com certeza a erro no desenho (isso acontece em vários esquemas), pois se tem ligação com gate de um transistor, então o sinal sai do SIO.

Pq não faz um jumper no PQ107A como teste ?

@Jakers Binder Eu pensei em fazer isso mas.... antes, postei pra tirar uma dúvida com nossos nobres colegas da área. Faltou nosso @Neo "mestre dos magos" rsrsrs

Vou fazer isso e ver o que acontece.

[Jack O'Neo]

Bom pelo que vi da placa é o seguinte...

A alimentação do tps51125 vem de VIN diretamente isso permite que ele gere suas as LDO que alimentam o KBC e a BIOS e os circuitos de baixo consumo.

Naturalmente concordando com o que já foi dito, erro do desenho quanto a posição da seta.

No entanto a falta de ADP_EN no KBC não indica necessariamente problema nele, tens que averiguar o circuito do PU103A/B pois sem que AC_ADP_PRES esteja presente não haverá ADP_EN e por consequência não haverá ADP_EN#.

To até pra comprar uns desses LM393 novos pra deixar no estoque pois tem aparecido alguns problemas com eles no fórum, sempre tem em sucata, mas novo poupa tempo...

 

 

[Alberto Rosa]

2 horas atrás, Neo disse:

Bom pelo que vi da placa é o seguinte...

A alimentação do tps51125 vem de VIN diretamente isso permite que ele gere suas as LDO que alimentam o KBC e a BIOS e os circuitos de baixo consumo.

Naturalmente concordando com o que já foi dito, erro do desenho quanto a posição da seta.

No entanto a falta de ADP_EN no KBC não indica necessariamente problema nele, tens que averiguar o circuito do PU103A/B pois sem que AC_ADP_PRES esteja presente não haverá ADP_EN e por consequência não haverá ADP_EN#.

To até pra comprar uns desses LM393 novos pra deixar no estoque pois tem aparecido alguns problemas com eles no fórum, sempre tem em sucata, mas novo poupa tempo...

 

 

@Neo não tinha me atentado nesses sinais de AC_ADP_PRES. Conforme a imagem abaixo, fiz as aferições e encontrei essas tensões com o SIO na placa.

Note que o Sinal ADP_PRES (Pino 7) está com o valor zerado. Era pra ter esse valor pois o +3VL assegurava essa tensão, por mais que fosse gerado pelo PU103B (não sei). Pois bem, realizei a troca do mesmo (LM393) sem sucesso, fiz um jumper do pino 1 para o 7 injetando tensão de segurança e eis que a tensão permanecia zerada.

Como ultima alternativa, não me restou sacar o SIO e "voalá", a tensão no Pino 7 levantou.

Alguma dúvida ainda que possa ser esse "danado" do SIO?

Como não tenho esse SIO em estoque, não pude testar mas, vou comprar um novo.

Volto com o resultado.

 

Obrigado por hora a todos os envolvidos e a vc @Neo que, sem chegar nesse sinal eu não teria concluído esta analise.

 

[Jack O'Neo]

Imagino que neste ponto da coisa, ADP_PRES pino 7, deveria estar zerado mesmo visto que não tens P2, a logica é a mesma aplicada para haver os 3.3v no pino 1... 

Se tens no pino +IN do comparador uma tensão menor que a de referência no pino -IN a tensão de saída é 0V porque ai o transistor interno da saída pino 7 ( por ser open collector ) fica aterrado e suprime a tensão +3vl que passa a existir apenas na entrada do PR120.

Quando essa tensão do pino 5 sobe para um valor acima da tensão no pino 6 ai sim o pino 7 deixa de ficar aterrado proporcionalmente a diferença de tensão enquanto ela for pequena e se ela for suficientemente maior o transistor interno satura deixa de aterrar completamente e +3vl deveria aparecer no pino 7 também.

ADP_PRESS é utilizado pelo que entendi para diminuir o valor de B+ no acionamento de alguns dos mosfets derivadores, página 33,

quando ADP_PRESS está presente a tensão no gate do U42 por exemplo, é de aproximados 13V, sem ele imagino que fique próxima do valor de VIN que supus para os cálculos como tendo 19v.

 

Esse esquema é bem diferenciado, essa placa ainda não tive o privilégio de pegar pra brincar  

[Jack O'Neo]

Voltando ao AC_ADP_PRESS essa sim eu imaginei que estaria ausente uhaehuaeuhaehuae, sendo que deveria estar presente e estando presente imagino que o KBC deve mesmo estar danificado. 

[Alberto Rosa]

Em 23/03/2018 às 22:34, Neo disse:

Imagino que neste ponto da coisa, ADP_PRES pino 7, deveria estar zerado mesmo visto que não tens P2, a logica é a mesma aplicada para haver os 3.3v no pino 1... 

Se tens no pino +IN do comparador uma tensão menor que a de referência no pino -IN a tensão de saída é 0V porque ai o transistor interno da saída pino 7 ( por ser open collector ) fica aterrado e suprime a tensão +3vl que passa a existir apenas na entrada do PR120.

Quando essa tensão do pino 5 sobe para um valor acima da tensão no pino 6 ai sim o pino 7 deixa de ficar aterrado proporcionalmente a diferença de tensão enquanto ela for pequena e se ela for suficientemente maior o transistor interno satura deixa de aterrar completamente e +3vl deveria aparecer no pino 7 também.

ADP_PRESS é utilizado pelo que entendi para diminuir o valor de B+ no acionamento de alguns dos mosfets derivadores, página 33,

quando ADP_PRESS está presente a tensão no gate do U42 por exemplo, é de aproximados 13V, sem ele imagino que fique próxima do valor de VIN que supus para os cálculos como tendo 19v.

 

Esse esquema é bem diferenciado, essa placa ainda não tive o privilégio de pegar pra brincar  

Show de aula, és o cara.

[Alberto Rosa]

Senhores, vou encerrar o tópico pois, esse note além da troca do SIO, será necessária a troca do teclado e não encontro ele aqui no Brasil.

O cliente não quer esperar a importação.

Agradeço aos nobres colegas pelo empenho na tentativa de resolução deste meu problema.

Obrigado a todos.

[fernandofas]

Peguei uma placa com esse mesmo defeito,detectei curto no vcore, verifiquei os mosfets porém estavam ok,injetei tinha vários capacitores danificados,saquei ele,a placa voltou a apresentar as voltagens corretas,liberando os 19 volts,porém essa placa tava com pch ruim danificado,mas o defeito primário foi resolvido,que era curto no circuito vcore.