devolvido Positivo Sim+/MB Ecs MB40IA1/Não liga

[Manoel74]

Olá pessoal, agradeço desde já a quem poder mim ajudar.

Pois bem, estou com essa placa na bancada onde a mesma tem ás tensões +3.3VA e +5VA mas não liga.

Já regravei a Bios e substituí o SIO e o PU1 e nada de ligar.

Ao conectar na fonte assimétrica não há consumo.

A bateria carrega normalmente, há uma tensão de 3.36v no power e ao pressionar cai para 0.11V e não liga, lembrando, antes de trocar o SIO a tensão no power era 0.31V.

 

 

Editado: 21 de Fevereiro de 2020 por Manoel74

[master7]

@Manoel74 nos diga em qual componente ou PL encontrou as tensões de +3.3va e +5VA. É importante informar onde encontrou as tensões para que possamos nos situar no esquema, ok?

[Manoel74]

38 minutos atrás, master7 disse:

@Manoel74 nos diga em qual componente ou PL encontrou as tensões de +3.3va e +5VA. É importante informar onde encontrou as tensões para que possamos nos situar no esquema, ok?

JP1= +3.3VA

PJ2= +5VA

 

[master7]

@Manoel74 posta as tensões de Q502.

[Manoel74]

22 minutos atrás, master7 disse:

@Manoel74 posta as tensões de Q502.

 

[LEONTEC]

@Manoel74 se caso você tiver VIN_SW no dreno do Q502 ? Verifique se quando você pressiona o pwer chega esse sinal +5V_ON no gate do Q15?

23 minutos atrás, master7 disse:

@Manoel74 posta as tensões de Q502.

 

[LEONTEC]

@Manoel74 tem que existir 0v no gate do Q502 o Q3 pode estar com defeituoso ou não ta chegando esse sinal PWR_KEEP no gate dele!

[Manoel74]

20 minutos atrás, Leonildo disse:

@Manoel74 se caso você tiver VIN_SW no dreno do Q502 ? Verifique se quando você pressiona o pwer chega esse sinal +5V_ON no gate do Q15?

 

Boa noite brother, ao pressionar power não aparece nenhuma tensão.

 

[master7]

40 minutos atrás, Manoel74 disse:

 

@Manoel74 calculando o divisor resistivo o G de Q502 deveria ter 11.4V, verifica se R507 e R509 estão normais. Remove D501 e vê se a tensão de D de Q502 aparece normal.

Editado: 18 de Fevereiro de 2020 por master7

[Manoel74]

8 minutos atrás, master7 disse:

@Manoel74 calculando o divisor resistivo o G de Q502 deveria ter 11.4V, verifica se R507 e R509 estão normais. Remove D501 e vê se a tensão de D de Q502 aparece normal.

O R507 e R509 estão OK, não consigo identificar o D501 

[LEONTEC]

Em 17/02/2020 às 21:40, master7 disse:

R507 e R509

@master7Esse divisor tem que ser aterrado pelo Q3 para saturar o gate do q502!

Editado: 19 de Fevereiro de 2020 por Leonildo

[master7]

1 hora atrás, Leonildo disse:

Esse divisor tem que ser aterrado pelo Q3 zerando o gate do q502? 

@Leonildo Q3 satura criando um terra para R509, o que faz existir um divisor entre R507 e R509 que calculado seria de 11,4V. Essa tensão é mais negativa do que a existente no source de Q502 (19V), fazendo com que ele sature e o VIN  passe para o Dreno. 

[master7]

@Manoel74 posta uma foto com boa resolução da placa do lado oposto ao processador.

[LEONTEC]

2 minutos atrás, master7 disse:

calculado seria de 11,4V. Essa tensão é mais negativa do que a existente no source de Q502 (19V), fazendo com que ele sature e o VIN  passe para o Dreno. 

@master7 blz! Valeu... anotado! 

Então o r507 que pode ta com a valor alterado!

1 hora atrás, Manoel74 disse:

O R507 e R509 estão OK, não consigo identificar o D501 

removeu eles da placa e aferiu?@Manoel74  

[Manoel74]

@Leonildo não removi, vou fazer os testes fora da placa.

[Manoel74]

@master7 segue fotos:

 

[Manoel74]

8 horas atrás, Leonildo disse:

@master7 blz! Valeu... anotado! 

Então o r507 que pode ta com a valor alterado!

removeu eles da placa e aferiu?@Manoel74  

R507 e R509 OK (100K e 150K)

[ohm]

Bom dia@Manoel74 ,

 

Realmente a tensão no gate de q502 nao deveria está em 15,18v. Mesmo se q3 estivesse em corte ou saturado. 

 

Confira fuga no pc510 e valor da tensão no dreno de q3.

[vado]

12 horas atrás, Leonildo disse:

@master7 pergunta? Esse divisor tem que ser aterrado pelo Q3 zerando o gate do q502? 

isso mesmo, precisa do sinal PWR_KEEP que vem da sio, com isso satura q3, aterrando r509, assim ativando o divisor de tensão formado por r509 e r507, jogando de 9 à 11v (como  master7 disse) no gate de q502 fazendo ele saturar e obter a tensão VIN_SW, que vai pra o gate de q6 fazendo ele saturar e liberando o +5v... mas pra isso acontecer, também temos que ter +5V_ON chegando no gate de q15 fazendo ele saturar, assim aterrando o gate de q11 fazendo ele cortar, assim VIN_SW vai fluir pro gate de q6.

[LEONTEC]

3 horas atrás, Manoel74 disse:

R507 e R509 OK (100K e 150K)

@Manoel74 qual é a tensão no gate do q3? Me parece que ele não estar sendo saturado! 

[Manoel74]

8 minutos atrás, Leonildo disse:

@Manoel74 qual é a tensão no gate do q3? Me parece que ele não estar sendo saturado! 

Só há tensão no dreno: 15.12V

Editado: 18 de Fevereiro de 2020 por Manoel74
Correção

[Manoel74]

Pessoal, irei substituir o SIO e postarei resultados.

[vado]

6 minutos atrás, Manoel74 disse:

Pessoal, irei substituir o SIO e postarei resultados.

Não troque a sio ainda não... qual a tensão no gate de q3? segue essa análise e post o que acontece:

 

precisa do sinal PWR_KEEP que vem da sio, com isso satura q3, aterrando r509, assim ativando o divisor de tensão formado por r509 e r507, jogando de 9 à 11v (como  master7 disse) no gate de q502 fazendo ele saturar e obter a tensão VIN_SW, que vai pra o gate de q6 fazendo ele saturar e liberando o +5v... mas pra isso acontecer, também temos que ter +5V_ON chegando no gate de q15 fazendo ele saturar, assim aterrando o gate de q11 fazendo ele cortar, assim VIN_SW vai fluir pro gate de q6.

[Manoel74]

23 minutos atrás, vado disse:

Não troque a sio ainda não... qual a tensão no gate de q3? segue essa análise e post o que acontece:

 

precisa do sinal PWR_KEEP que vem da sio, com isso satura q3, aterrando r509, assim ativando o divisor de tensão formado por r509 e r507, jogando de 9 à 11v (como  master7 disse) no gate de q502 fazendo ele saturar e obter a tensão VIN_SW, que vai pra o gate de q6 fazendo ele saturar e liberando o +5v... mas pra isso acontecer, também temos que ter +5V_ON chegando no gate de q15 fazendo ele saturar, assim aterrando o gate de q11 fazendo ele cortar, assim VIN_SW vai fluir pro gate de q6.

Só há tensão no dreno: 15.12V

[Manoel74]

36 minutos atrás, vado disse:

Não troque a sio ainda não... qual a tensão no gate de q3? segue essa análise e post o que acontece:

 

precisa do sinal PWR_KEEP que vem da sio, com isso satura q3, aterrando r509, assim ativando o divisor de tensão formado por r509 e r507, jogando de 9 à 11v (como  master7 disse) no gate de q502 fazendo ele saturar e obter a tensão VIN_SW, que vai pra o gate de q6 fazendo ele saturar e liberando o +5v... mas pra isso acontecer, também temos que ter +5V_ON chegando no gate de q15 fazendo ele saturar, assim aterrando o gate de q11 fazendo ele cortar, assim VIN_SW vai fluir pro gate de q6.

Substituí o SIO, mas continua do mesmo jeito, só tem 12.31V no dreno do Q3, a única coisa que mudou foi a tensão, baixou de 15.12V para 12.31V.

Editado: 18 de Fevereiro de 2020 por Manoel74